home *** CD-ROM | disk | FTP | other *** search
/ HPAVC / HPAVC CD-ROM.iso / VGADOC4B.ZIP / IIT.TXT < prev    next >
Text File  |  1995-09-29  |  8KB  |  197 lines
  1. IIT AGX series
  2.  
  3. AGX-10  Original AGX chipset. Actually consists of the AGX-10 and -11.
  4. AGX-14
  5. AGX-15  Local Bus
  6. AGX-16  PCI support. More clocks
  7.  
  8. The AGX chips are basically an XGA engine with a Trident VGA part tagged on
  9. On the AGX-10 and -11 the XGA registers are at 21x0h-21xFh, while the AGX-14
  10. , -15 and -16 always have them at 2160h-216Fh.
  11. The AGX chips do not implement the virtual memory feature of the XGA and the
  12. hardware cursor is different from the XGA cursor.
  13.  
  14. 2164h-2167h are not implemented.
  15. 216Ah index 4,Ch,Dh,38h-3Dh,62h-65h,6Bh are not implemented
  16. M+11h bits 0-4 not implemented
  17.  
  18. Map width must be a power of two.
  19. Monochrome Map Mask (M+7Ch bit 6-7 = 2) not supported.
  20.  
  21.  
  22. 3C4h index 0Bh (R): Chip Version
  23. bit 0-7  Chip ID. Always 2 (like 8800CS)
  24. Note:  Writing to index Bh selects old mode registers.
  25.        Reading from index Bh selects new mode registers.
  26. Note:  Writing to this register in order to force old mode registers
  27.        should be done with two 8bit writes, not one 16bit write.
  28.  
  29. 3C4h index 0Dh (R/W): Old Mode Control 2
  30. bit 0-2  Emulation mode
  31.          0=VGA, 3=EGA, 5=CGA,MDA,Hercules
  32.       4  Enable Paging mode if set. If set the CRTC offset (3d4h index 13h)
  33.          should be multiplied by 2, and the Display Start Address (3d4h index
  34.          0Ch & 0Dh + 1Eh bit 5 and 3C4h Old Mode index 0Eh bit 0) is in units
  35.          of 8 bytes rather than 4 (256 color modes only).
  36.       5  DRAM clock enabled if set.
  37.  
  38. 3C4h index 0Dh (R/W): New Mode Control 2
  39. Note: The old/new Mode Control 1/2 registers are selected by
  40.       reading and writing the Chip version register (index Bh).
  41.  
  42. 3C4h index 0Eh (R/W): Old Mode Control 1
  43. bit 1-2  128kb Bank number (0-3)
  44.       3  16 bit video interface if set
  45.  
  46. 3C4h index 0Eh (R/W): New Mode Control 1
  47. bit 0-3  64k Bank number. When writing to this field XOR with 02h, when
  48.          reading from this field no XOR is needed.
  49.     4-6  Reserved
  50. Note: The old/new Mode Control 1/2 registers are selected by
  51.       reading and writing the Chip version register (index Bh).
  52.  
  53. 3C4h index 0Fh (R/W): Power-up Mode 2
  54. bit 0-3  Switch settings
  55.       4  Bus type
  56.       5  If set I/O address are at 3xxh, else at 2xxh.
  57.       6  Enable ON-Card ROM if set
  58.       7  16 bit ROM access enabled if set
  59.  
  60. 3d4h index 1Eh (R/W): Module Testing Register
  61. bit 0-1  ??
  62.       2  Vertical interlace if set. In interlaced modes the CRTC offset (3d4h
  63.          index 13h) is the number of bytes in TWO scanlines. Note that in
  64.          interlaced modes the line doubling caused by index 9 bits 0-4,7 is
  65.          unlikely to work, as the (even,odd) linepair is repeated rather than
  66.          each individual line causing stripes.
  67.       3  If set Load fonts from Bottom, from top if clear
  68.       4  ??
  69.       5  CRTC starting address bit 16
  70.     6-7  ??
  71.  
  72. 3d4h index 1Fh (R/W): Software Programming Register
  73. bit 0-1  Memory size  0=256k, 1=512k, 2=768k, 3=1M.
  74.     2-3  ??
  75. Note: This register set by software
  76.  
  77. 3d4h index 22h (R): CPU Latch Read Back
  78. bit 0-7  Data Latch value for current read plane.
  79.  
  80. 3d4h index 24h (R): Attribute State Read Back
  81. bit 0-6  Reserved
  82.       7  Attribute Controller State
  83.          If set the next write to 3C0h will go to the data
  84.          register, if clear to the index register.
  85.  
  86. 3d4h index 26h (R): Attribute Index Read Back
  87. bit 0-7  Attribute Index Register value
  88.  
  89.  
  90.  
  91. 216Ah index 6Ch (R/W):  AGX Mode Register 7
  92. bit     0  Local Bus. Set for Local Bus, clear for ISA Bus
  93.         1  (AGX-15,16) Memory Buffer Enabled if set. Enables I/O buffering.
  94.              May not work on some fast local bus systems.
  95.         2  (AGX10/11) Type 'A' or 'B'
  96.         3  (AGX10/11) Latch Delay
  97.         4  (AGX10/11) RAS Delay Inhibit
  98.         5  ROM, DAC Lines Disable (Not used)
  99.  
  100. 216Ah index 6Dh (R/W):  AGX Mode Register 3
  101. bit     0  COPBASE Select. Set to place the memory mapped registers at B1F00h,
  102.            clear to place them at D1F00h
  103.         1  MCS16_Pull Inhibit. Set not to pull MCS16- for BIOS accesses
  104.         2  Source Map Power of 2 Adjust. Set to add 256 to the source width to
  105.            get 1280. For the AGX-14 this only works for 4bit/pixel modes
  106.         3  Destination Map Power of 2. Adjust. Set to add 256 to the
  107.            destination width to get 1280. For the AGX-14 this only works for
  108.            4bit/pixel modes
  109.         4  24 Bit Enable. Set to enable 24bit engine.
  110.         5  Screen Refresh Count. Set for 25 Engine Clocks, clear for 20.
  111.         6  PCLK Edge Enable. Set to enable pixel data on both rising and
  112.            falling edges of PCLK
  113.         7  24 Bit PCLK Mode. Set for 4 PCLKs in 24bit mode, clear for 3 PCLKs
  114.  
  115. 216Ah index 6Eh W(R/W):  AGX Mode Register 4/5
  116. bit   0-9  Sprite Base Address. The start address of the cursor definition in
  117.            units of 800h bytes. This value is XORed with 1DFh.
  118.            Each pixel in the cursor map is interpreted as:
  119.              0   Cursor background color (palette index 00h)
  120.              1   Cursor foreground color (palette index FFh)
  121.              2   Screen data (Transparent cursor)
  122.              3   Inverted screen data (XOR cursor)
  123.        10  X Refresh Split enabled if set
  124.        11  Engine Delay. Set to add a wait state for local bus access
  125.     12-13  Clock Frequency Select.
  126.        14  Xtech Clock Select. If set bits 12-13 and bits 4-5 of index 77h
  127.             selects the clock, if clear the clock is selected by index 54h and
  128.            70h and possible index 77h bits 4-5.
  129.        15  Xtech DAC Enable. Set to enable Xtech hicolor DAC
  130.  
  131. 216Ah index 71h (R/W):  AGX Mode Register 8                      (AGX-16 only)
  132. bit     0  Source Map Adjust 288. Set to add 288 to the source width.
  133.         1  Source Map Adjust 128. Set to add 128 to the source width.
  134.         2  Destination Map Adjust 288. Set to add 288 to the destination width
  135.         3  Destination Map Adjust 128. Set to add 128 to the destination width
  136.         4  Sprite Refresh
  137.         5  Screen Refresh
  138.         6  VRAM Ras Extend
  139.         7  Big Buffer Enable
  140.  
  141. 216Ah index 74h (R/W):  AGX Mode Register 2                    (AGX10/11 only)
  142. bit     0  DMA Enable
  143.       1-3  DMA Channel
  144.  
  145. 216Ah index 75h (R/W):  AGX Mode Register 6                    (AGX10/11 only)
  146. bit   0-1  Defines the address of the special cursor register.
  147.              0: 1F0h, 1: 1E0h, 2: 1D0h, 3: 1C0h
  148.  
  149. 216Ah index 76h (R/W):  AGX Mode Register 2
  150. bit     0  VRAM Shift Register Frequency. Set for transfer every 256 clocks,
  151.            clear for transfer every 128 clocks (128Kx8 VRAMs)
  152.         1  (AGX-10/11) Bus Master Overlap. Set for no Bus Master overlap on
  153.              refresh, clear for independent Bus Master on refresh.
  154.              Must be clear for AGX-14 and -15
  155.         2  (AGX-10/11) Engine Clock Divide By 2. Set to divide engine clock by
  156.              2. Must be cleared for AGX-14 and -15.
  157.         3  Big Dac. Set for 84pin RAMDAC, clear for 44pin RAMDAC
  158.         4  Delay Display
  159.         5  CClk Doubled
  160.  
  161. 216Ah index 77h (R/W):  AGX Mode Register 1
  162. bit     0  CPU Bus Size. Set for 16bit CPU Transfer, clear for 8bit
  163.         1  CPU Wait State. Set for 1 CPU Wait State, clear for no wait states.
  164.            Should be cleared on the -14 and -15.
  165.         2  Interlace Toggle. Set for interlaced modes, clear for non-interlace
  166.       4-5  Clock Frequency Select 3.
  167.              0: 80.000MHz, 1: 50.350MHz, 2: 44.900MHz, 3: 65.000MHz
  168.            Index 54h bits 2-3 must be 3, index 6Fh bit 6 must be 0 and index
  169.            70h bit 7 must be 0 for these clocks to be selected.
  170.         6  PCLK Div 2. Divide pixel clock by 2 if set ?
  171.         7  Ext Eng Req ?
  172. Note: On the AGX-10/11 this register is located in index 7Fh
  173.  
  174. 216Ah index 78h (R/W):  AGX Mode Register 10
  175. bit     0  PCI Enable
  176.         1  1MB Aperture Enable
  177.         2  Bus Wait State
  178.         4  Enable 6MB
  179.       5-6  Bank Select
  180.         7  16Bit Pixel
  181.  
  182.  
  183. Video Modes:
  184.  
  185. 50h T    80   30
  186. 51h T    80   43
  187. 52h T    80   60
  188. 53h T   132   25
  189. 54h G   640  480  PL4
  190. 5Bh G   800  600  PL4
  191. 5Ch G   640  400  P8
  192. 5Dh G   640  480  P8
  193. 5Eh G   800  600  P8
  194. 5Fh G  1024  768  PL4
  195. 64h G  1024  768  P8      XGA mode
  196. 65h G  1024  768  P8      XGA mode
  197.